EP1K10特点分析与芯片解密

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　　关于EP1K10：
　　Altera的ACEX 1K的设备提供一个模效率，通过结合EABs查找表（LUT）架构的低成本架构。基于LUT的逻辑提供最佳的数据通道的性能和效率，登记密集，数学，或数字信号处理（DSP）的设计，而EABs实施的RAM和ROM，双口RAM，或先入先出（FIFO）功能。这些因素使ACEX 1K的复杂逻辑功能和记忆功能适合如数字信号处理，宽数据路径处理，数据转换和微控制器，如高性能通信应用的要求。可重构的CMOS SRAM的元素的基础上，ACEX 1K的架构集成了所有必要的功能来实现共同的门阵列宏功能，具有高引脚数，使沿线与系统组件有效的接口。先进的工艺和低2.5 V核心电压要求允许ACEX 1K的设备，以满足低成本的要求，大批量应用，从DSL调制解调器到低成本switches.The ACEX 1K的能力，重新配置设备实现完整在发货前检验，并允许设计者把重点放在模拟和设计验证。 ACEX 1K的设备可重构消除库存门阵列设计和故障覆盖率的测试向量生成的管理。
　　EP1K10特点：
　　可编程逻辑器件（PLD），提供低成本
　　系统级可编程单芯片（SOPC）集成在一个单一的
　　设备
　　- 增强执行宏功能的嵌入式阵列
　　如高效的内存和专门的逻辑功能
　　- 双端口能力，具有多达16位嵌入式阵列宽度每
　　块（EAB）
　　- 逻辑阵列一般逻辑功能
　　高密度
　　- 10,000至100,000（见表1）典型的盖茨
　　- 多达49,152位RAM（4,096位每EAB，所有这些都可以
　　使用不降低逻辑能力）
　　具有成本效益的可编程架构为高容量
　　应用
　　- 成本优化的过程
　　- 低高性能的通信成本解决方案
　　应用
　　系统级功能
　　- MultiVoltTM I / O引脚可以驱动或由2.5伏，3.3伏，或驱动
　　5.0 - V设备
　　- 低功耗
　　- 双向I / O性能（设置时间[台联党]和时钟tooutput
　　延迟高达250 MHz [吨CO]）
　　- 完全兼容的外围组件互连
　　特别兴趣小组（PCI SIG）的PCI本地总线规范，
　　修订为3.3 - V的2.2运行在33 MHz或66 MHz